|
|
|
|
LEADER |
00000nam a2200000 a 4500 |
003 |
AR-LpUFIB |
005 |
20250423183259.0 |
008 |
230201s2015 ag a om 000 0 spa d |
024 |
8 |
|
|a DIF-M8648
|b 8873
|z DIF007922
|
040 |
|
|
|a AR-LpUFIB
|b spa
|c AR-LpUFIB
|
100 |
1 |
|
|a Goñi, Oscar
|9 47701
|
245 |
1 |
0 |
|a Contribuciones a la verificación funcional moderna
|
260 |
|
|
|c 2015
|
300 |
|
|
|a 1 archivo (6,3 MB) :
|b il. col.
|
502 |
|
|
|a Tesis (Doctorado en Ciencias Informáticas) - Universidad Nacional de La Plata. Facultad de Informática, 2015.
|
505 |
0 |
|
|a 1. Introducción -- 1.1. El proceso de verificación funcional -- 1.2. Interacción dentro del desarrollo de un proyecto -- 1.3. Organización del trabajo -- 2. Fundamentos -- 2.1. Verificación funcional tradicional -- 2.1.1. Verificación basado en integración -- 2.1.2. Verificación de microprocesadores -- 2.1.3. Emulación y aceleración -- 2.2. Elementos de la verificación funcional moderna -- 2.2.1. Generación aleatoria con restricciones -- 2.2.2. Programación orientada a objetos en verificación funcional -- 2.2.3. Frameworks para verificación funcional -- 2.2.4. Aserciones -- 2.3. Verificación basada en aserciones -- 2.3.1. Inicios -- 2.3.2. Introducción en la industria -- 2.3.3. Verificación dirigida por la cobertura -- 2.4. Conclusiones del capítulo -- 3. Experiencias aplicando Frameworks para Verificación Funcional en unidades de punto flotante -- 3.1. Introducción -- 3.2. Trabajo relacionado -- 3.3. El estándar IEEE754-2008 -- 3.3.1. Formatos -- 3.3.2. Conjuntos de datos de punto flotante -- 3.3.3. Estrategias de redondeo -- 3.3.4. Aritmética infinita -- 3.3.5. Operaciones con NaNs -- 3.4. Diseño de un Sumador/Restador IEEE754-2008 -- 3.5. Plan de verificación -- 3.6. Instanciación de los frameworks -- 3.6.1. Truss -- 3.6.2. OVM -- 3.6.3. Modelo de referencia -- 3.7. Resultados -- 3.7.1. Resultados de la verificación funcional -- 3.7.2. Evaluación de la experiencia -- 3.8. Conclusiones del capítulo -- 4. Diseño metodológico de monitores de verificación para unidades de punto flotante -- 4.1. Trabajo relacionado -- 4.2. El mecanismo de verificación -- 4.2.1. Monitor de Verificación -- 4.2.2. Generación de entradas -- 4.3. Caso de estudio: Suma y Resta -- 4.3.1. Estructura del generador -- 4.3.2. Definición de puntos de cobertura -- 4.4. Implementación -- 4.4.1. Implementación del modulo generador -- 4.4.2. Implementación del colector de cobertura -- 4.4.3. Implementación del módulo Checker -- 4.4.4. Instantiación dentro de Frameworks de Verificación -- 4.5. Evaluación de los componentes de verificación -- 4.5.1. Configuración del Test 1 -- 4.5.2. Configuración del Test 2 -- 4.6. Conclusiones del capitulo -- 5. Verificación automatizada -- 5.1. Introducción -- 5.2. Generación automatizada de casos de prueba -- 5.3. Automatización mediante Scripts -- 5.3.1. Automatización mediante componentes de verificación -- 5.4. Análisis automatizado de resultados -- 5.4.1. Análisis mediante Scripts -- 5.4.2. Análisis mediante componentes de verificación -- 5.4.3. Nivel Transacción -- 5.4.4. Nivel Secuencia -- 5.4.5. Nivel Test -- 5.4.6. Nivel Escenario -- 5.5. Caso de estudio: Verificación de modelos HIL para convertidores de potencia -- 5.5.1. Motivación -- 5.6. Breve reseña de Modelos HIL -- 5.7. Verificación del BoostConverter QXY -- 5.7.1. Breve reseña del formato QXY -- 5.7.2. Interface -- 5.7.3. Sequencer -- 5.7.4. Driver -- 5.7.5. DUV -- 5.7.6. Monitor -- 5.7.7. Scoreboard -- 5.7.8. Transacciones -- 5.8. Verificación con OVM del convertidor a lazo abierto -- 5.8.1. Scoreboard -- 5.8.2. Driver -- 5.8.3. Monitor -- 5.8.4. Definición de escenarios -- 5.8.5. Scripts -- 5.9. Resultados -- 5.9.1. Cobertura de código -- 5.9.2. Profiling -- 5.10. Conclusiones del capítulo -- 6. Análisis de resolución asistido por la Verificación funcional -- 6.1. Introducción -- 6.1.1. El problema de la resolución -- 6.2. Método 1 - Enfoque basado en simulación -- 6.3. Método 2 - Enfoque analítico -- 6.4. Resultados -- 6.4.1. Escenarios de prueba -- 6.4.2. Análisis de área y frecuencia -- 6.4.3. Resultados del Método 1 -- 6.4.4. Resultados del Método 2 -- 6.5. Conclusiones del capitulo -- 7. Conclusiones del trabajo -- 7.1. La interminable tarea de verificación -- 7.2. Un nuevo enfoque de la verificación -- 7.3. Producción surgida del presente trabajo de tesis -- 7.4. Trabajo futuro -- A. Verificación del modelo de convertidor de potencia: Resultados -- A.1. Carga tipo corriente y tensión de entrada alternada -- A.2. Carga tipo resistencia y tensión de entrada alternada -- A.3. Carga tipo potencia y tensión de entrada alternada -- A.4. Carga tipo corriente y tensión de entrada fluctuante -- Bibliografía
|
650 |
|
4 |
|a DISEÑO DE FRAMEWORKS
|9 46170
|
653 |
|
|
|a verificación de diseños
|
700 |
1 |
|
|a Todorovich, Elías ,
|e Director/a
|9 50433
|
700 |
1 |
|
|a Díaz, Francisco Javier ,
|e Codirector/a
|9 4623
|
856 |
4 |
0 |
|u http://catalogo.info.unlp.edu.ar/meran/getDocument.pl?id=2561
|
942 |
|
|
|c TE
|
952 |
|
|
|0 0
|1 0
|4 0
|6 TES_1569
|7 0
|9 83918
|a DIF
|b DIF
|d 2025-03-11
|i DIF-05214
|l 0
|o TES 15/69
|p DIF-05214
|r 2025-03-11 17:05:23
|w 2025-03-11
|y TE
|
952 |
|
|
|0 0
|1 0
|4 0
|7 3
|8 BD
|9 83919
|a DIF
|b DIF
|d 2025-03-11
|l 0
|r 2025-03-11 17:05:23
|u https://doi.org/10.35537/10915/49326
|w 2025-03-11
|y TE
|
952 |
|
|
|0 0
|1 0
|4 0
|7 3
|8 BD
|9 83920
|a DIF
|b DIF
|d 2025-03-11
|l 0
|r 2025-03-11 17:05:23
|u http://catalogo.info.unlp.edu.ar/meran/getDocument.pl?id=2561
|w 2025-03-11
|y TE
|
999 |
|
|
|c 57695
|d 57695
|