Determinación de la eficiencia en el procesamiento sobre arquitecturas multiprocesador y estrategias de tolerancia a fallos en HPC

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Detalles Bibliográficos
Autor Principal: Osio, Jorge
Otros autores o Colaboradores: Montezanti, Diego Miguel, Cappelletti, Marcelo, Kunysz, Eduardo, Morales, Martín
Formato: Capítulo de libro
Lengua:español
Temas:
ARQUITECTURAS PARALELAS
PROCESAMIENTO DE IMÁGENES
TOLERANCIA A FALLOS
Acceso en línea:http://sedici.unlp.edu.ar/handle/10915/103560
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Resumen:Dentro de la línea de investigación que se está desarrollando, existen varios enfoques. Por un lado se viene trabajando sobre la implementación de algoritmos de procesamiento de imágenes sobre dispositivos reconfigurables, utilizando una combinación de diferentes técnicas de concurrencia y paralelismo para tener en cuenta aspectos comunes de dichos algoritmos, y así mejorar la eficiencia en el procesamiento sobre las imágenes médicas. Por otra parte, debido a que el procesamiento paralelo requiere de la implementación de sistemas de múltiples procesadores, se ha trabajado en el desarrollo de metodología de tolerancia a fallos transitorios, que son cada vez más frecuentes en las arquitecturas paralelas (HPC), y que afectan especialmente a las aplicaciones de cómputo intensivo y ejecuciones de larga duración. Actualmente se está estudiando la detección y recuperación de errores en memorias y dispositivos de procesamiento sometidos a pulsos láser, técnica conocida como Láser Testing.
Notas:Formato de archivo PDF. -- Este documento es producción intelectual de la Facultad de Informática - UNLP (Colección BIPA/Biblioteca)
Descripción Física:1 archivo (288,5 kB)

MARC

LEADER 00000naa a2200000 a 4500
003 AR-LpUFIB
005 20250311170528.0
008 230201s2020 xx o 000 0 spa d
024 8 |a DIF-M8785  |b 9011  |z DIF008053 
040 |a AR-LpUFIB  |b spa  |c AR-LpUFIB 
100 1 |a Osio, Jorge 
245 1 0 |a Determinación de la eficiencia en el procesamiento sobre arquitecturas multiprocesador y estrategias de tolerancia a fallos en HPC 
300 |a 1 archivo (288,5 kB) 
500 |a Formato de archivo PDF. -- Este documento es producción intelectual de la Facultad de Informática - UNLP (Colección BIPA/Biblioteca) 
520 |a Dentro de la línea de investigación que se está desarrollando, existen varios enfoques. Por un lado se viene trabajando sobre la implementación de algoritmos de procesamiento de imágenes sobre dispositivos reconfigurables, utilizando una combinación de diferentes técnicas de concurrencia y paralelismo para tener en cuenta aspectos comunes de dichos algoritmos, y así mejorar la eficiencia en el procesamiento sobre las imágenes médicas. Por otra parte, debido a que el procesamiento paralelo requiere de la implementación de sistemas de múltiples procesadores, se ha trabajado en el desarrollo de metodología de tolerancia a fallos transitorios, que son cada vez más frecuentes en las arquitecturas paralelas (HPC), y que afectan especialmente a las aplicaciones de cómputo intensivo y ejecuciones de larga duración. Actualmente se está estudiando la detección y recuperación de errores en memorias y dispositivos de procesamiento sometidos a pulsos láser, técnica conocida como Láser Testing. 
534 |a Workshop de Investigadores en Ciencias de la Computación (22do : 2020 : El Calafate, Argentina) 
650 4 |a ARQUITECTURAS PARALELAS 
650 4 |a PROCESAMIENTO DE IMÁGENES 
650 4 |a TOLERANCIA A FALLOS 
700 1 |a Montezanti, Diego Miguel 
700 1 |a Cappelletti, Marcelo 
700 1 |a Kunysz, Eduardo 
700 1 |a Morales, Martín 
856 4 0 |u http://sedici.unlp.edu.ar/handle/10915/103560 
942 |c CP 
952 |0 0  |1 0  |4 0  |6 A1297  |7 3  |8 BD  |9 84210  |a DIF  |b DIF  |d 2025-03-11  |l 0  |o A1297   |r 2025-03-11 17:05:28  |u http://catalogo.info.unlp.edu.ar/meran/getDocument.pl?id=2679  |w 2025-03-11  |y CP 
999 |c 57825  |d 57825 

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